一. 计算机系统概述

1. 填空

微型计算机的发展以（微处理器）技术为标志。

1946年研制成功的第一太电子计算机称为（ENIAC）。

世界上第一片$4$$4$位微处理器是（Intel 4004），世界上第一片$16$$16$位通用微处理器是（Intel 8086）。

中央处理器核心是由（运算器）和（控制器）组成。

计算机软件通常分为（系统软件）和（应用软件）两类。

计算机存储器的最小单位是（比特）。

用来管理计算机系统的资源并调度用户的作业程序的软件称为（操作系统），负责将（高级）语言的源程序翻译成目标程序的软件称为（编译系统）。

编译程序出现的时期是（第二代）。

计算机硬件可以直接执行的是（机器语言）。

输入、输出设备以及磁盘存储器统称为（外存）。

某计算机的指令分为$4$$4$类，它们在基准程序中所占比例及CPI如下表所示。该机的CPI数是$4$$4$

在定点二进制运算中，减法的实现一般是通过（补码运算的二进制加法器）

2. 选择题

1. 存放当前执行指令的寄存器是（D） A、MAR B、PC C、MDR D、IR

2. 在CPU中跟踪下一条要执行的指令的地址的寄存器是（B） A、MAR B、PC C、MDR D、IR

3. （B）是程序运行时的存储位置，包括所需的数据。 A、数据通路 B、主存 C、硬盘 D、操作系统

4. 完整的计算机系统应包括（D） A、运算器、存储器、控制器 B、外部设备和主机 C、主机和应用程序 D、配套的硬件设备和软件系统

5. 关于冯诺依曼计算机基本思想的叙述中，错误的是（C） A、程序的功能都通过中央处理器执行指令实现 B、指令和数据都用二进制数表示，形式上没有差别 C、指令按地址访问，数据都由指令中直接给出 D、程序执行前，指令和数据许预先存放在存储器中

6. 存储字长是指（B） A、存放在一个存储单元中的二进制代码组合 B、存放在一个存储单元中的二进制代码位数 C、存储单元的个数 D、机器指令的位数

7. 计算机操作的最小时间单位是（A） A、时钟周期 B、指令周期 C、CPU周期 D、中断周期

8. 若一台主机的机器字长是4字节，表明该机器（） A、能处理的数值最大为4位十进制数 B、能处理的数值最多为4位十进制数 C、在CPU中能够作为一个整体处理32位的二进制代码 D、在CPU中运算的结果最大为232

9. 某计算机的主频为1.2GHz，其指令分为4类，它们在基准程序中所占比例及CPI如下表所示。

   指令类型	所占比例	CPI	指令类型	所占比例	CPI
   A	50%	2	C	10%	4
   B	20%	3	D	20%	5

   (1)该机的MIPS数是（C） A 50% 2 C 10% 4 B 20% 3 D 20% 5

   (2)该机的MIPS数是（C） A、100 B、200 C、400 D、600

   (3)采用规格化的浮点数是为了(A) A．增加数据的表示精度 B．增加数据的表示范围 C．防止运算时数据溢出 D．方便运算

3. 判断题

1. 电子计算机的算术逻辑单元、控制单元及主存储器合称为主机。（对）
2. 输入、输出装置及辅助存储器称为主机（错）
3. 用以指定待执行指令所在的地址的是累加器（错）
4. 打印机是输入设备（错）
5. 由0、1代码组成的语言是机器语言。（对）
6. 一般8为的微型机系统以16位来表示地址，则该计算机系统有65535个地址空间（错）
7. 能让计算机直接接受的语言是汇编语言（错）

4. 综合应用题

1. 简述计算机发展的五代变化及其主要特点。

   

2. 简述主机、CPU、存储器的概念及其主要功能。

   $\mathrm{①}$$①$主机包括运算器、控制器和存储器。其功能是在控制器的指挥下，逐条地从存储器中取出指令、分析指令，发出各种不同的命令，在运算器中完成各种算术逻辑运算，并将结果存于存储器中。 $\mathrm{②}$$②$CPU包括运算器和控制器，又称为运算器和控制器的功能。 $\mathrm{③}$$③$存储器用来存放程序和数据。

5. 其他

5.1 计算机的性能指标

• 吞吐量：指系统在单位时间内处理请求的数量。如：网站处理用户请求。

• 响应时间：指从用户向计算机发送一个请求，到系统对该请求做出响应并获得它所需要的结果的等待时间。

• 利用率：在给定的事件间隔内系统被实际使用的时间所占的比率，用百分比表示。

• 总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数

• 处理机字长：指处理机运算器中一次能够完成二进制数运算的位数，比如：$32$$32$位、$64$$64$位。

• 存储器容量：存储器中所有存储单元的总数目。通常用$KB$$KB$、$MB$$MB$、$GB$$GB$、$TB$$TB$表示。

• 存储器带宽：单位时间内从存储器读出的二进制数信息量，一般用字节数$/$$/$秒表示

• CPU的主频：CPU内数字脉冲信号震荡的频率，很大程度上反映了CPU的性能。如：$2.9GHZ$$2.9GHZ$，$3.7GHZ$$3.7GHZ$

• CPU执行时间：表示CPU执行一般程序所占用的CPU时间，可用下式计算：

  $$CPU\text{执}\text{行}\text{时}\text{间}=CPU\text{时}\text{钟}\text{周}\text{期}\text{数}\times CPU\text{时}\text{钟}\text{周}\text{期}$$

• CPI：指执行一条指令所需的时钟周期数

  CPI性能是变化的：不同的指令，CPI不同。甚至相同的指令，CPI也可能有变化。

  执行一条指令的耗时$=$$=$ $CPI\ast CPU\text{时}\text{钟}\text{周}\text{期}$$CPI*CPU时钟周期$

  例：某CPU主频为1000Hz，某程序包含100条指令，平均来看指令的$CPI=3$$CPI=3$。该程序在该CPU上执行需要多久?

  $$\begin{array}{r}\\ \text{解}:\\ & \text{总}\text{耗}\text{时}=CPI\ast \frac{1}{CPU\text{主}\text{频}(\text{时}\text{钟}\text{频}\text{率})}\\ \\ & \therefore 100\times \frac{1}{1000}\times 3=0.3s\end{array}$$

• MIPS：每秒执行多少(百万)条指令

  $MIPS=\frac{\text{主}\text{频}}{\text{平}\text{均}CPI}=\frac{\text{指}\text{令}\text{数}}{\text{程}\text{序}\text{执}\text{行}\text{时}\text{间}\times {10}^6}$$MIPS=\frac{主频}{平均CPI}=\frac{指令数}{程序执行时间\times 10^6}$

  单位：单位一般在指标名称前。如：KIPS、MIPS

• FLOPS：每秒执行多少次浮点运算

  $FLOPS=\frac{\text{程}\text{序}\text{中}\text{浮}\text{点}\text{操}\text{作}\text{次}\text{数}}{\text{程}\text{序}\text{执}\text{行}\text{时}\text{间}(s)}$$FLOPS=\frac{程序中浮点操作次数}{程序执行时间(s)}$

  单位：单位一般在指标名称前。如：KPS、MPS、KFLOPS$\cdots \cdots$$\cdots\cdots$

5.2 性能指标应用

若对于一个给定的程序，$I_N$$I_N$表示执行程序中的指令数，$t_{CPU}$$t_{CPU}$表示执行该程序所需要的CPU时间，$T$$T$为时钟周期数，$f$$f$为时钟频率($T$$T$的倒数)，$N_C$$N_C$为CPU时钟周期数。设$CPI$$CPI$表示每条指令的平均时钟周期数，$MIPS$$MIPS$表示每秒钟执行的百万条指令数，对应的表达式如下：

$\frac{I_i}{I_N}$$\frac{I_i}{I_N}$表示$i$$i$指令在程序中所占比例。

$\text{例}:$$\Large 例:$用一台$50$$50$MHz处理机执行标准测试程序，它包含的混合指令数和相应所需的平均时钟周期数如下所示：

二. 数据的表示和运算

1. 填空

1. 计算机的（机器字长）是指数据运算的基本单位长度。
2. $[X{]}_{\text{补}}=1.1101010$$[X]_补=1.1101010$，则$[X{]}_{\text{原}}$$[X]_原$是$(1.0010110)$$(1.0010110)$。
3. 运算器的核心部件是（算术逻辑运算单元）。
4. 已知$x=0.1011,y=-0.0101$$x=0.1011,y=-0.0101$，$[-X]$$[-X]$补$=(1.0101)$$=(1.0101)$，$[-y]$$[-y]$补$=(0.0101)$$=(0.0101)$.
5. 若浮点数$x$$x$的$IEEE754$$IEEE754$标准的$32$$32$为二进制数存储内容为$(41360000{)}_{16}$$(41360000)_{16}$。其对应的浮点数的十进制值是$(11.375)$$(11.375)$。
6. 将十进制数$5$$5$转换为$IEEE754$$IEEE754$标准的$32$$32$为二进制数存储内容是$(40A00000)$$(40A00000)$。
7. 设$x$$x$为整数，$[X{]}_{\text{反}}=11111$$[X]_反=11111$，对应的真值是$(-0)$$(-0)$。
8. 补码$10110110$$10110110$代表的十进制负数是$(-74)$$(-74)$.
9. 在原码两位数乘法中，符号位单独处理，参加操作的操作数是（绝对值的补码）
10. 串行运算器结构简单，其运算规律是（由低位到高位逐位运算）
11. 溢出判断电路由（异或）门实现
12. 设$x=25/32,y=-25/32,$$x=25/32,y=-25/32,$则，他们的补数分别为$(0.11001)$$(0.11001)$、$(1.00111)$$(1.00111)$。
13. 按其数据流的传递过程和控制节拍来看，阵列乘法器可认为是（全并行运算的乘法器）。

2. 选择

1. 两个数$7E5H$$7E5H$和$4D8H$$4D8H$相加，得（C）

   A、$BD8H$$BD8H$ B、$CD8H$$CD8H$ C、$CB8H$$CB8H$ D、$CC8H$$CC8H$

2. 在机器数中，（B）的零的补码是唯一的。 A、原码 B、补码 C、反码 D、原码和反码

3. 针对8位二进制数，下列说法中正确的是（B）。 A、$–127$$–127$的补码为$10000000$$10000000$ B、$–127$$–127$的反码等于$0$$0$的移码 C、$+1$$+1$的移码等于$–127$$–127$的反码 D、$0$$0$的补码等于$–1$$–1$的反码

4. 计算机系统中采用补码运算的目的是为了（C）。 A、与手工运算方式保持一致 B、提高运算速度 C、简化计算机的设计 D、提高运算的精度

5. 在定点二进制运算器中，减法运算一般通过（D）实现。 A、原码运算的二进制减法器 B、补码运算的二进制减法器 C、补码运算的十进制加法器 D、补码运算的二进制加法器

6. 下列说法中正确的是（D）。 A、采用变形补码进行加减运算可以避免溢出 B、只有定点数运算才有可能溢出，浮点数运算不会产生溢出 C、只有带符号数的运算才有可能产生溢出 D、将两个正数相加有可能产生溢出

7. $n$$n$位有符号定点整数可表示的最大值是（D） A、$2^n$$2^n$ B、$2^n-1$$2^n-1$ C、$2^{n-1}$$2^{n-1}$ D、$2^{n-1}-1$$2^{n-1}-1$

8. 假定一个十进制数$-66$$-66$，按补码形式存放在一个$8$$8$位寄存器中，该寄存器的内容用十六进制表示为（B） A、$C2H$$C2H$ B、$BEH$$BEH$ C、$BDH$$BDH$ D、$42H$$42H$

9. 设机器数采用补码表示（含$1$$1$位符号位），若寄存器内容为$9BH$$9BH$，对应的十进制数是（C） A、$-27$$-27$ B、$-97$$-97$ C、$-101$$-101$ D、$155$$155$

10. 若二进制定点小数真值是$-0.1101$$-0.1101$，机器码表示为$1.0010$$1.0010$，则是（C） A、原码 B、补码 C、反码 D、移码

11. 补码定点整数$01010101$$0101 0101$ 左移两位后的值为（B） A、$01000111$$0100 0111$ B、$01010100$$0101 0100$ C、$01000110$$0100 0110$ D、$01010101$$0101 0101$

12. 补码定点整数$10010101$$1001 0101$右移一位后的值为（D） A、$01001010$$0100 1010$ B、$010010101$$01001010 1$ C、$10001010$$1000 1010$ D、$11001010$$1100 1010$

13. 若采用双符号位，则两个正数相加产生溢出的特征时，双符号位为（B） A、$00$$00$ B、$01$$01$ C、$10$$10$ D、$11$$11$

    两个正数相加导致上溢，双符号位显示$01$$01$，两个负数相加导致下溢，双符号位显示$10$$10$

14. 若$x=103,y=-25$$x=103,y=-25$，则下列表达式采用$8$$8$位定点补码运算实现时，会发生溢出的是（C） A、$x+y$$x+y$ B、$-x+y$$-x+y$ C、$x-y$$x-y$ D、$-x-y$$-x-y$

15. 某浮点机，采用规格化浮点数表述，阶码用移码表示（最高位代表符号位），尾数用原码表示。下列（B）的表示不是规格化浮点数。 A、11111111,1.100···00 B、00111111,1.0111···01 C、10000001,0.1111···01 D、01111111,0.1000···10

    规格化浮点数规定，小数点后第一位必定是$1$$1$

16. 两补码相加，采用$1$$1$位符号位，则当（D）时，表示结果溢出。 A、最高位有进位 B、最高位进位和次高位进位异或结果为$0$$0$ C、最高位为$1$$1$ D、最高位进位和次高位进位异或结果为$1$$1$

3. 判断

1. 若移码的符号为$1$$1$，则该数为（正数），若移码的符号为$1$$1$，则该数为（负数）。√
2. 机器硬件可以直接执行的语言是机器语言。√
3. 主存是程序运行时的存储位置，包括所需要的数据。√
4. 在定点运算中，无论采用双符号位还是单符号位，必须有（溢出判断电路），它一般用（异或门）实现。√
5. 在定点数运算中产生溢出的原因是运算的结果的操作数超出了机器的表示范围。√
6. 某机字长$8$$8$位，采用补码形式（含一位符号位），则机器数能表示的范围是$-128127$$-128~127$√

4. 计算题

1. 设$[X{]}_{\text{补}}=0.1011$$[X]_补=0.1011$，$[Y{]}_{\text{补}}=0.1011$$[Y]_补=0.1011$，求$[X+Y{]}_{\text{补}}$$[X+Y]_补$，$[X-Y{]}_{\text{补}}$$[X-Y]_补$的值。

2. 用补码运算法求下列各式的值，并用变形补码法判断是否溢出。

   （1）$x=－0.00101,y=+0.11101$$x=－0.00101,y=+0.11101$，求$x－y$$x－y$。

   

   因为运算结果的双符号位相异，结果发生溢出

   （2）$x=0.10011,y=0.11100$$x=0.10011,y=0.11100$，求x＋y。

   

   因为运算结果的双符号位相异，结果发生溢出

4、用补码运算法求下列各式的值，并用变形补码法判断是否溢出。

二、简答题

1. 简述二进制基本加法器的分类。

   ①串行加法器

   ②串行进位并行加法器

   ③单重并行进位并行加法器

   ④多重并行进位并行加法器

2. 在定点机中采用单符号位，如何判断补码加减运算是否溢出，有几种方案？

   ①参加运算的两个操作数(减法时减数需连同符号位在内每位取反，末位加$1$$1$)符号相同。结果的符号又与原操作数的符号不同，则为溢出。

   ①求和时最高位进位与次高位进位异或结果为$1$$1$时，则为溢出。

5. 设计与分析题

某加法器进位链小组信号为$C_4{C}_3{C}_2{C}_1$$C_4C_3C_2C_1$，低位来的进位信号为$C_0$$C_0$，请写出串行进位方式下的$C_4{C}_3{C}_2{C}_1$$C_4C_3C_2C_1$的逻辑表达式。

$C_1=G_1+P_1{C}_0$$C_1=G_1+P_1C_0$，其中$G_1=A_1{B}_1$$G_1=A_1B_1$，$P_1=A_1\oplus B_1$$P_1=A_1\oplus B_1$

$C_2=G_2+P_2{C}_1$$C_2=G_2+P_2C_1$，其中$G_2=A_2{B}_2$$G_2=A_2B_2$，$P_2=A_2\oplus B_2$$P_2=A_2\oplus B_2$

$C_3=G_3+P_3{C}_2$$C_3=G_3+P_3C_2$，其中$G_3=A_3{B}_3$$G_3=A_3B_3$，$P_3=A_3\oplus B_3$$P_3=A_3\oplus B_3$

$C_4=G_4+P_4{C}_3$$C_4=G_4+P_4C_3$，其中$G_4=A_4{B}_4$$G_4=A_4B_4$，$P_4=A_4\oplus B_4$$P_4=A_4\oplus B_4$

并行进位逻辑表达式：

上面$A_i,B_i$$A_i,B_i$表示两个数相加的第$i$$i$位，$C_{i-1}$$C_{i-1}$来自低位的进位，当前正在运算位称为本位。

2、设$A=a_n{a}_{n-1}\cdots a_1{a}_0$$A=a_na_{n-1}\cdots a_1a_0$已知的$(n+1)$$(n+1)$位的二进制原码数，画出原码转换为补码的电路图（只画出$4$$4$位）。

答案参考课本P36页带符号的阵列乘法器

6. 其他

6.1 IEEE 754

其中阶码用移码表示，尾数部分为的原码隐藏了最高位的$1$$1$。下图是标准详细类型表示：

真值范围是$-126\sim 127$$-126\sim127$，因为$-128=11111111$$-128=11111111$和$-127=00000000$$-127=00000000$有其他用途。若$S$$S$表示数符，$E$$E$表示阶码(用移码表示)，$M$$M$表示尾数。则$(10.59375)$$(10.59375)$转换为$32$$32$位浮点数存储格式如下：

注意：转换为IEEE二进制格式：$E=e+127$$E=e+127$；转换为十进制浮点数：$e=E-127$$e=E-127$

6.2 运算

$[-X{]}_{\text{补}}$$[-X]_{补}$求法：全部位按位取反、最后一位$+1$$+1$，减法变加法。

移位运算：

补码、原码、移码取值范围

注意$\pm 128,\pm 127,\pm 1$$\pm128,\pm127,\pm1$的表示。

三. 存储系统

1. 填空

1. 某SRAM芯片，其存储容量为$16$$16$K$\times 16$$\times16$位，该芯片的地址线和数据线数目为$(16,16)$$(16,16)$。
2. 某DRAM芯片，其存储容量为$512$$512$K$\times 8$$\times8$位，该芯片的地址线和数据线数目为$(18,8)$$(18,8)$。
3. 双端口存储器在（左右端口的地址码相同）情况下会发生读写冲突。
4. 在cache的地址映射中，若主存中的任意一块都可以映射到cache的任意一块的位置上，则这种方法称为（全相联映射）。
5. 和辅存相比，主存的特点是容量小速度快 成本高。
6. 主存由RAM和ROM组成。
7. DRAM的刷新是以行为单位。

2. 选择

1. 磁盘属于（D）类型的存储器 A、随机存取存储器RAM B、只读存储器ROM C、顺序存取存储器SAM D、直接存取存储器DAM
2. 存储器的存取周期是指（C） A、存储器的读出时间 B、存储器的写入时间 C、存储器进行连续的读或者写操作所允许的最短时间间隔 D、存储器进行一次读或者写操作所需的平均时间
3. 计算机的存储系统是指（D） A、RAM B、ROM C、主存储器 D、Cache、主、外存储器
4. 存储器分层体系中，存储器速度由快到慢的顺序是（D） A、寄存器-主存-cache-辅存 B、寄存器-主存-辅存-cache C、寄存器-cache-辅存-主存 D、寄存器-cache-主存-辅存
5. 某存储器容量为$32$$32$K$\times 16$$\times 16$位，则（C） A、地址线为$16$$16$根，数据线为$32$$32$根 B、地址线为$32$$32$根，数据线为$16$$16$根 C、地址线为$15$$15$根，数据线为$16$$16$根 D、地址线为$15$$15$根，数据线为$32$$32$根
6. 下列因素中，与cache的命中率无关的是（A）。 A、主存的存取时间 B、块的大小 C、cache的组织形式 D、cache的容量
7. 主存和CPU之间增加cache的目的是（A） A、解决CPU和主存之间都得速度匹配问题 B、扩大主存容量 C、扩大CPU中通用寄存器的数量 D、扩大主存容量和扩大CPU中通用寄存器的数量
8. 下列说法中正确的是（C） A、半导体RAM信息可读可写，且断电后仍能保持记忆 B、DRAM是易失性RAM，而SRAM中的存储信息是不易失的 C、半导体RAM是易失性RAM，但只要电源不断电，所存信息是不丢失的 D、半导体RAM是非易失性RAM
9. 下列几种存储器中，（A）是易失性存储器。 A、FLASH ROM B、PROM C、SDRAM D、EEPROM
10. 假设某计算机的存储系统由cache和主存组成，某程序执行过程中访存$1000$$1000$次，其中访问cache缺失$50$$50$次，则cache的命中率是（D） A、$5\mathrm{\%}$$5\%$ B、$9.5\mathrm{\%}$$9.5\%$ C、$50\mathrm{\%}$$50\%$ D、$95\mathrm{\%}$$95\%$

3. 判断

1. DRAM的刷新是以行为单位的。√
2. 在原码两位乘中，符号位单独处理，参加操作的数是绝对值的补码。√
3. PROM是易失性存储器。×
4. 在下列cache替换算法中，速度最快的是随机替换，命中率最高的是近期最少使用算法。√
5. EPROM是可该写的，但它不能作为随机存储器。√
6. 双端口存储器所以能高速进行读/写，是采用两套相互独立的读写电路。√
7. 主存用来识别信息是地址还是数据的寄存器或功能部件是总线的类型。√
8. 存储单元是指存放一条指令的存储元集合。×
9. 运算器的核心部件是算术逻辑运算单元。√

4. 简答题

1. 什么是刷新？刷新有几种方式？

   动态RAM 靠电容存储电荷原理存储信息，电容上的电荷要放电，信息即丢失。为了维持所存信息，需在一定时间($2$$2$ms)内，将所存信息读出再重新写人(恢复)，这一过程称为刷新。刷新是一行一行进行的，由CPU 自动完成。

   刷新通常可分集中刷新、分散刷新和异步刷新三种。

   • 集中刷新即在$2$$2$ms时间内，集中一段时间对存储芯片的每行刷新一遍,在这段时间里不能对存储器进行访问，即所谓死时间。
   • 分散刷新是将存储系统周期分为两半,前半段时间用来进行读$/$$/$写操作，后半段时间用来进行刷新操作显然整个系统的速度降低了，但分散刷新没有存储器的死时间。
   • 异步刷新，这种刷新可在$2$$2$ms时间内对存储芯片的每一行刷新一遍，两行之间的刷新时间间隔为$2$$2$ms$/$$/$芯片的行数。

2. 提高访存速度可采取哪些措施？简要说明。

   ①采用高速器件,选用存取周期短的芯片,可提高存储器的速度。

   ②采用缓存,CPU将最近期要用的信息先调入缓存,而缓存的速度比主存快得多,这样CPU每次只需从缓存中取出(或存入)信息,从而缩短了访存时间,提高了访存速度。

   ③调整主存结构,如采用单体多字结构(在一个存取周期内读出多个存储字,可增加存储器的带宽),或采用多体结构存储器。

5. 计算题

1. 设存储器容量为$32$$32$字，字长$64$$64$位，模块数$m=4$$m=4$，分别用顺序方式和交叉方式进行组织。存储周期$T=200ns$$T=200ns$，数据总线宽度为$64$$64$位，总线传送周期$\rho =50ns$$\rho=50ns$。问顺序存储器和交叉存储器的带宽各是多少？

   $$\begin{array}{r}\\ \text{解}:\\ & \text{信}\text{息}\text{总}\text{量}q=64\times 4=256(\text{位})\\ \\ & \text{顺}\text{序}\text{存}\text{储}\text{器}\text{与}\text{交}\text{叉}\text{存}\text{储}\text{器}\text{读}\text{出}4\text{个}\text{字}\text{的}\text{时}\text{间}\text{分}\text{别}\text{为}:\\ \\ & t2=mT=4\times 200ns=8\times 10-7(s)\\ \\ & T1=T+(m-1)\rho =200+3\times 50=3.5\times 10-7(s)\\ \\ & \text{则}\text{顺}\text{序}\text{存}\text{储}\text{器}\text{存}\text{储}\text{器}\text{带}\text{宽}\text{是}:W2=q/t2=32\times 107(\text{位}/s)\\ \\ & \text{则}\text{交}\text{叉}\text{存}\text{储}\text{器}\text{存}\text{储}\text{器}\text{带}\text{宽}\text{是}:W1=q/t1=73\times 107（\text{位}/s）\end{array}$$

2. CPU执行一段程序时，cache完成存取的次数为$3800$$3800$次，主存完成的存取次数是$200$$200$次，已知cache的存取周期为$50ns$$50ns$，主存为$250ns$$250ns$，求cache的效率和平均访问时间。

   $$\begin{array}{r}\\ \text{解}:\\ & H=3800/(3800+200)\times 100\mathrm{\%}=95\mathrm{\%}\\ \\ & T_a=50\times 0.95+(1-0.95)\times 200=57.5(s)\end{array}$$

   在一个程序执行期间，设$N_c$$N_c$表示cache完成存取的总次数，$N_m$$N_m$表示主存完成存取的总次数，$h$$h$定义为命中率，则有

   $$h=\frac{N_c}{N_c+N_m}$$

   若$t_c$$t_c$表示命中时的cache访问时间，$t_m$$t_m$表示未命中时的主存访问时间，$1-h$$1-h$表示未命中率(缺失率)，则cache$/$$/$主存系统的平均访问时间$t_a$$t_a$为

   $$t_a=h{t}_c+(1-h)t_m$$

   正常情况下，应以较小的硬件代价使cache$/$$/$主存系统的平均访问时间$t_a$$t_a$越接近$t_c$$t_c$越好。设$r=t_m/t_c$$r=t_m/t_c$表示主存与cache的访问时间之比，$e$$e$表示访问效率，则有

   $$e=\frac{t_c}{t_a}=\frac{t_c}{h{t}_c+(1-h)t_m}=\frac{1}{h+(1-h)r}=\frac{1}{r+(1-r)h}$$

   由上式看出，为提高访问效率，命中率$h$$h$越接近$1$$1$越好。$r$$r$值以$5\sim 10$$5\sim10$为宜，不宜太大。

6. 设计与分析题

1. 画出由$1K\times 4$$1K\times 4$位的DRAM芯片构成$16K\times 16$$16K\times16$位的存储器的逻辑框图。

2. 画出由$256K\times 4$$256K\times4$位的DRAM芯片构成$2M\times 16$$2M\times16$位的存储器的逻辑框图。

   

3. 画出由$512K\times 8$$512K\times8$位的DRAM芯片构成$4M\times 32$$4M\times32$位的存储器的逻辑框图。

   

4. 分析如下图所示的ram芯片，请问该芯片存储容量多大？字长多少？如果读写RAM，控制信号是R$/$$/$W#是高还是低？

   

   $$\begin{array}{r}\\ \text{解}:\\ (1)& \text{地}\text{址}\text{线}20\text{位}(A_0{A}_{1}9),\text{数}\text{据}\text{线}8\text{位},\text{故}\text{存}\text{储}\text{容}\text{量}\text{为}{2}^{20}\times 8=2MB\\ \\ (2)& \text{字}\text{长}\text{为}8\text{位}\\ \\ (3)& \text{如}\text{果}\text{是}\text{写}RMA,R/W\mathrm{\#}\text{命}\text{令}\text{为}\text{低}(\text{逻}\text{辑}0)\\ \\ & \text{如}\text{果}\text{是}\text{读}RAM,R/W\mathrm{\#}\text{命}\text{令}\text{为}\text{高}(\text{逻}\text{辑}1)\end{array}$$

5. 设有一个具有$24$$24$位地址和$8$$8$位字长的存储器，问：

   （1）该存储器能够存储多少字节的信息？

   （2）如果存储器由$4M\times 1$$4M\times1$位的RAM芯片组成,需要多少片？

   （3）需要多少位作芯片选择？

   $$\begin{array}{r}\\ \text{解}:\\ (1)& \text{存}\text{储}\text{单}\text{元}\text{数}\text{为}{2}^{24}=16M=16777216\text{单}\text{元},\text{故}\text{能}\text{存}\text{储}16777216\text{个}\text{字}\text{节}\text{的}\text{信}\text{息}\\ \\ (2)& \text{由}\text{于}\text{存}\text{储}\text{容}\text{量}\text{为}16MB(8\text{位}\text{字}\text{长}),\text{每}4M\text{字}\text{节}\text{需}\text{要}8\text{片}(\text{位}\text{并}\text{联}\text{方}\text{式}),\text{故}\text{所}\text{需}\text{芯}\text{片}\text{数}\text{为}16/4\times 8=32\text{片}\\ \\ (3)& \text{如}\text{果}\text{用}32\text{片}\text{组}\text{成}\text{一}\text{个}16M\text{的}\text{存}\text{储}\text{器},\text{地}\text{址}\text{总}\text{线}\text{的}\text{低}22\text{位}\text{可}\text{以}\text{直}\text{接}\text{连}\text{到}\text{芯}\text{片}\text{的}{A}_0\sim A_{21}\text{管}\text{脚},\text{而}\text{地}\text{址}\text{总}\text{线}\text{的}\text{高}\\ \\ & \text{两}\text{位}(A23,A22)\text{需}\text{要}\text{通}\text{过}2-4\text{线}\text{译}\text{码}\text{器}\text{进}\text{行}\text{芯}\text{片}\text{选}\text{择}\text{存}\text{储}\text{器}\text{组}\text{成}\text{方}\text{案}\text{为}\text{位}\text{并}\text{联}\text{与}\text{地}\text{址}\text{串}\text{联}\text{相}\text{结}\text{合}\text{的}\text{方}\text{式}。\end{array}$$

$\text{例}1:$$\Large 例1:$一个组相联cache由$64$$64$个行组成，每组$4$$4$行，主存储器包含$4k$$4k$个块，每块$128$$128$字。请表示内存中地址格式

$\text{例}2:$$\Large 例2:$有一个处理器，主存容量$1$$1$MB，字长$1$$1$B，块大小$16$$16$B，cache容量$64$$64$KB，若cache采用全相联映射，对内存地址$(B0010{)}_{16}$$(B0010)_{16}$给出相应的标记和字地址

字地址：每块内存可以有多少字。组号(组相联映射有)：cache可以分为多少组。标记：内存总量位数$-$$-$组号位数$-$$-$块内字位数。行(直接映射有)：cache可以分为多少行。

7. 其他

7.1 程序的局部性原理

1. 时间局部性：最近被访问的信息很可能还要被访问
2. 空间局部性：最近被访问的信息邻近地址的信息也可能被访问

7.2 存储器分类如下

同时，存储器也可以按照存储介质分类：

• 半导体存储器：以半导体器件存储信息。常用在主存和Cache上。
• 磁表面存储器：以磁性材料存储信息。常用在磁盘和磁带上。
• 光存储器：以光介质存储信息。常见的有光盘。

也可以按存取方式分类：

• 随机存储存储器(RAM)：读写任何一个存储单元所需时间都相同，与存储单元所在的物理位置无关。如：内存条。
• 顺序存取存储器(SAM)：读写一个存储单元所需时间取决于存储单元所在的物理位置。如：磁带等。
• 直接存取存储器(DAM)：既有随机存取特点，也有顺序存取特点。先直接选取信息所在位置，然后按顺序方式存取。如：机械硬盘。

后两种存储器由于读写某个存储单元所需时间与存储单元的物理位置有关，所以也可以一起称为串行访问存储器。

还有一种特殊存储器：相联存储器：一种可以按内容访问的存储器(CAM)，按照内容检索到存储位置进行读写。快表就是一种相联存储器。即可以直接表明要查找的内容，根据内容找到数据存储位置。

也可以按照信息的可更改性进行分类：

• 读写存储器(R$/$$/$W M)：既可以读也可以写。如：磁盘、内存、Cache
• 只读存储器(ROM)：只能读，不能写。如：实体音乐专辑采用CD-ROM、实体电影采用蓝光光碟、BIOS通常写在ROM中集成在主板上。事实上很多ROM也可以进行写数据，只不过比较麻烦。

还可以按照信息可保存性分类：

• 断电后，存储信息消失的存储器：易失性存储器。如：主存、Cache。
• 断电后，存储信息依然保持存储器：非易失性存储器。如：磁盘、光盘。
• 信息读出后，原存储信息被破坏：破坏性读出。如：DRAM芯片，在读出数据后要进行重写。
• 信息读出后，原存储信息不被破坏：非破坏性读出。如：SRAM芯片、磁盘、光盘。

7.3 存储器性能指标

1. 存储容量：存储字长$\times$$\times$字长。如：$1M\times 8$$1M\times8$位。MDR位数反映存储字长。
2. 单位成本：每位价格$=$$=$总成本$/$$/$总容量
3. 存储速度：数据传输率$=$$=$数据的宽带$/$$/$存储周期。数据的宽度即存储字长。

存取时间：存储时间是指从启动一次存储器操作到完成该操作所经历的时间，分为读出时间和写入时间。

存取周期：存取周期又称为读写周期或访问周期。它是指存储器进行一次完整的读写操作所需的全部时间，即连续两次独立地访问存储器操作(读或写操作)之间所学地最小时间间隔。即存取周期$T_m=$$T_m=$存取时间$T_a+$$T_a+$回复时间

主存带宽(Bm)：主存带宽又称数据传输率，表示每秒从主存进出信息地最大数量，单位为字$/$$/$秒、字节$/$$/$秒(B$/$$/$s)或位$/$$/$秒(b$/$$/$s)

7.4 SRAM、DRAM和ROM

DRAM主要用于主存，SRAM用于Cache。重点在于SRAM和DRAM的对比。DRAM芯片：使用栅极电容存储信息。SRAM芯片使用双稳态触发器存储信息。

ROM芯片：非易失性，断电后数据不会丢失

几种ROM芯片：

• MROM：掩模式只读存储器

  厂家按照客户需求，在芯片生产过程中直接写入信息，之后任何人不可重写(只能读出)可靠性高、灵活性差、生产周期长、只适合批量定制。

• PROM：可编程只读存储器

  用户可用专门的PROM写入器写入信息，写一次之后就不能更改。

• RPROM：可擦除可编程只读存储器

  允许用户写入信息，之后用某种方式擦除数据，可进行多次重写

  可以进一步分为：UVEPROM：用紫外线照射$8\sim 20$$8\sim20$分钟后可擦除所有信息

  EEPROM：可用电擦除方式，擦除特定的字。

• Flash Memory(闪速存储器)：在EEPROM基础上发展而来，断电后也能保存信息，且可进行多次快速擦除重写。如：U盘，SD卡等

  注意：由于闪存需要先擦除再写入，因此闪存的"写"速度比"读"速度更慢。

  每个存储元只需要单个MOS管，所以位密度比RAM高。也就是ROM内存要比RAM大。

• SSD(固态硬盘)：由控制单元$+$$+$存储单元(Flash芯片)构成，与闪速存储器的核心区别在于控制单元不一样，但存储介质都类似，可进行多次快速擦除重写。SSD速度快、功耗低、价格高。目前个人电脑上常用SSD取代传统的机械硬盘。

  拓展：手机辅存也使用Flash芯片，但相比SSD使用的芯片集成度更高、功耗低、价格贵。

7.5 主存与Cache的地址映射

映射方式有三种：全相联映射、直接映射、组相联映射。

• 全相联映射

  主存块可以放在Cache的任意位置。

• 直接映射

  每个主存块只能放到一个特定的位置：Cache块号$=$$=$主存块号$\mathrm{\%}$$\%$Cache总块数。对于上图，Cache分为八块，对于主存中$1$$1$的位置要放入到Cache中的$1\mathrm{\%}8=1$$1\%8=1$，即$1$$1$号位置。

• 组相联映射

  Cache块分为若干组，每个主存块可以放到特定分组中的任意一个位置。组号$=$$=$主存块号$\mathrm{\%}$$\%$分组数。上图中Cache分为四组，主存$1$$1$的会被分到Cache中第$1\mathrm{\%}4=1$$1\%4=1$组，即第$1$$1$组的任意位置。

7.6 cache写策略

Cache写策略可以解决CPU修改了Cache中的数据副本，并如何确保主存中数据母本的一致性问题。

写命中

缓存命中情况下CPU对某个命中地址进行写操作。这种情况有两种解决方法。

• 写回法

  写回法(write-back)：当CPU对Cache写命中时，只修改Cache中的内容，而不立即写入主存，只有当此块被替换时才写回主存。

  此方法需要增加一个脏位标志，用于判断该Cache缓存块是否被修改过。

  

  该方法可以使CPU的访存次数减少，从而节省写操作所需的时间。但是存在数据不一致的隐患。

• 全写法

  又称写直通法，当CPU对Cache写命中时，必须把数据同时写入Cache和主存，一般使用写缓冲(write buffer)。

  这个写缓冲是使用SRAM实现的先进先出的队列。当CPU写操作缓存命中时，会修改缓存中的数据，同时会把要写入的数据放入写缓冲区。之后CPU就可以进行其他操作。在CPU进行其他操作时，写缓冲区在专门的控制电路控制下逐一将数据写回主存。

  

  使用写缓冲，CPU写的速度很快，若写操作不频繁，则效果很好。若写操作很频繁，可能会因为写缓冲饱和(写缓冲大小有限制)而发生阻塞。

写不命中

当CPU进行写操作对Cache缓存没有命中情况下，采用两种方式：

• 写分配法：把主存中的块调入Cache， 在Cache中修改。通常搭配写回法使用。

  CPU进行写操作，没有缓存命中情况下，会先将主存中的数据调入Cache缓存中，在对该缓存进行写操作。之后搭配写回法完成对主存写操作。

• 非写分配法：当CPU对Cache写不命中时只写入主存，不调入Cache。搭配全写法使用。

  采用这种方法就意味着，CPU只有读操作未命中时才调入Cache。

四. 指令系统

1. 填空题

1. 对某个寄存器中操作数的寻址方式称为（寄存器寻址）。
2. 变址寻址方式中，操作数的有效地址等于（变址寄存器内容加上形式地址）
3. 在CPU执行指令的过程中，指令的地址由（地址码字段）给出。
4. 寄存器间接寻址方式中，操作数处在（主存）。
5. （变址寻址）便于处理数组问题。
6. （数据寄存器）的功能是进行主存与CPU之间的数据传送。

2. 选择题

1. 下列说法中不正确的是（C） A、变址寻址时，有效数据存放在主存中 B、存储器堆栈由随机存取存储器构成，按照先进先出顺序工作 C、堆栈指针SP的内容表示当前堆栈内所存储的数据的个数 D、内存中指令的寻址和数据的寻址时交替进行的
2. 程序控制类指令的功能是（D） A、进行算术和逻辑运算 B、进行主存与CPU之间的数据传送 C、进行CPU与I/O设备间的数据传送 D、改变程序执行的顺序
3. 能够完成两个数的算术运算的单地址指令，地址码指明其中一个操作数，另外一个操作数来自（B）方式。 A、立即寻址 B、隐含寻址 C、间接寻址 D、基址寻址
4. 某指令系统有$200$$200$条指令，对操作码采用固定长度二进制编码，最少需要（B）位。 A、$4$$4$ B、$8$$8$ C、$16$$16$ D、$32$$32$
5. 在指令寻址的各种方式中，获取操作数最快的方式是（B） A、直接寻址 B、立即寻址 C、寄存器寻址 D、间接寻址
6. 假定指令中地址码给出的是操作数的有效地址，则该指令采用（A） A、直接寻址 B、立即寻址 C、寄存器寻址 D、间接寻址
7. 指令寻址方式中，采用跳跃寻址方式可以实现（C） A、程序浮动 B、程序的无条件浮动和条件浮动 C、程序的无条件转移和条件转移 D、程序的调用
8. 将一段时间内被访问次数最少的那行数据换出的cache替换算法是C A．近期最少使用算法 B．随机替换 C．最不经常使用算法 D．不确定
9. 某机器指令字长为16位，主存按字节寻址，取指令时，每取一个字节，PC自动加1.当前指令地址为2000H，指令内容为相对寻址的无条件转移指令，指令中的形式地址为40H。则取指指令后及指令执行后PC的内容为（C）。 A、$2000H,2042H$$2000H,2042H$ B、$2002H,2040H$$2002H,2040H$ C、$2002H,2042H$$2002H,2042H$ D、$2000H,2040H$$2000H,2040H$
10. 假设变址寄存器$R$$R$中的内容是$1000H$$1000H$，指令中的形式地址是$2000H$$2000H$；地址$1000$$1000$中的内容为$2000H$$2000H$，地址$2000H$$2000H$中的内容是$3000H$$3000H$，地址$3000H$$3000H$中的内容是$4000H$$4000H$，则变址寻址方式下访问到的操作数是（D） A、$1000H$$1000H$ B、$2000H$$2000H$ C、$3000H$$3000H$ D、$4000H$$4000H$
11. 假设某条指令的第一个操作数采用寄存器间接寻址方式，指令中给出的寄存器编号为$8$$8$号，$8$$8$号寄存器中的内容为$1200H$$1200H$，地址为$1200H$$1200H$的单元中的内容为$12FCH$$12FCH$，地址为$12FCH$$12FCH$单元中的内容为$38D8H$$38D8H$，而地址$38D8H$$38D8H$的单元中的内容为$88F9H$$88F9H$，则该操作数的有效地址为（A）。 A、$1200H$$1200H$ B、$12FCH$$12FCH$ C、$38D8H$$38D8H$ D、$88F9H$$88F9H$
12. 下列关于RISC的说法中，错误的是（A） A、RISC普遍采用微程序控制器 B、RISC大多数指令在一个时钟周期内完成 C、RISC的内部通用寄存器数量相对CISC多 D、RISC的指令数、寻址方式和指令格式种类相对CISC少

3. 判断题

1. 基址寻址方式中，操作数的有效地址是基址寄存器内容加上形式地址。√
2. 变址寻址方式中，操作数的有效地址是变址寄存器内容加上形式地址。√
3. 采用基址寻址过程中，基址寄存器内容由操作系统确定，在执行过程中不可变。√
4. 采用变址寻址过程中，变址寄存器内容由用户确定，在执行过程中可变。√
5. 运算型指令和转移型指令的寻址不同点是前者取操作数，后者决定程序转移地址。√
6. 为了缩短指令中地址码的位数，应采用直接寻址。√

4. 简答题

1. 某32位处理器的指令格式结构如下所示。简述指令格式及寻址方式的特点。

   

   ①半字长二地址指令。

   ②操作码字段可指定64种操作。

   ③源寄存器和目标寄存器都是通用寄存器（可分别指定32个寄存器），所以是RR型指令，两个操作数都在寄存器中。

   ④这种指令结构常用于算术逻辑运算类指令。（言之有理即可）

2. 某16位处理器的指令格式结构如下所示。简述指令格式及寻址方式的特点。

   

   ①双字长二地址指令，用于访问存储器。

   ②操作码字段可指定64种操作。

   ③RS型指令，一个操作数在通用寄存器，另一个操作数在主存。

   ④有效地址有效地址等于变址寄存器内容加上位移量。

3. 某32位处理器的指令格式结构如下所示。简述指令格式及寻址方式的特点。

   

   ①单字长二地址指令。

   ②操作码字段可指定64种操作。

   ③RS型指令，一个操作数在寄存器中，另一个操作数在主存中。

   ④有效地址可通过寻址特征位X确定，可指定四种寻址方式。

5. 设计与分析题

1. 某模型机共有 64 种操作码，位数固定，且具有以下特点：

   （1）采用一地址或二地址格式。

   （2）有寄存器寻址、直接寻址和相对寻址(位移量为-128~+127)3 种寻址方式。

   （3）有16个通用寄存器，算术运算和逻辑运算的操作数均在寄存器中，结果也在寄存器中。

   （4）取数$/$$/$存数指令在通用寄存器和存储器之间传送数据。

   （5）存储容量为1MB，按字节编址。

   要求设计算术逻辑指令、取数/存数指令和相对转移指令的格式，并简述理由。

2. 某单片机字长为$16$$16$位，主存容量为$64K$$64K$字，采用单字长单地址指令，共有$64$$64$条指令。试采用直接、立即、变址、相对四种寻址方式设计指令格式。

   $64$$64$条指令需要占用操作码字段（OP）$6$$6$位，这样指令字下余长度为$10$$10$位。为了覆盖主存$64K$$64K$字的地址空间，设寻址模式位$(X)2$$(X)2$位，形式地址位$(D)8$$(D)8$位，其指令格式如下：

   

   寻址模式X定义如下：

   $X=00$$X=00$，直接寻址，有效地址$E=D(256$$E=D(256$单元$)$$)$

   $X=01$$X=01$，立即寻址，$D=$$D=$操作数。

   $X=10$$X=10$，变址寻址，有效地址$E=(R)+D$$E=(R)+D$($64K$$64K$)

   $X=11$$X=11$，相对寻址，有效地址$E=(PC)+D$$E=(PC)+D$($64K$$64K$)

   其中，$R$$R$为变址寄存器（$16$$16$位），PC为程序计数器（$16$$16$位）。在变址和相对寻址时，位移量$D$$D$可正可负。

3. 某单片机字长为$32$$32$位，主存容量为$1MB$$1MB$，$16$$16$个通用寄存器，共$32$$32$条指令，请设计双地址指令格式，要求有立即、直接、寄存器、寄存器间接、变址、相对六种寻址方式。

   $32$$32$条指令需要占用操作码字段（OP）$5$$5$位，$16$$16$个通用寄存器各占$4$$4$位（源寄存器和目标寄存器）；寻址方式$X$$X$占$3$$3$位；剩余字段$D$$D$为立即数和直接寻址使用，其指令格式如下：

   

   寻址模式X定义如下：

   $X=000$$X=000$，立即数$=D$$=D$。

   $X=001$$X=001$，直接寻址，有效地址$E=D$$E=D$

   $X=010$$X=010$，寄存器直接寻址，$D=$$D=$操作数

   $X=011$$X=011$，寄存器间接寻址，有效地址$E=(R)$$E=(R)$

   $X=100$$X=100$，变址寻址，有效地址$E=(R)+D$$E=(R)+D$

   $X=101$$X=101$，相对寻址，有效地址$E=(PC)+D$$E=(PC)+D$

6. 其他

6.1 指令

机器指令介于微指令与宏指令之间，通常称为指令，每一条指令可以完成一个独立的算术运算或逻辑运算操作。

计算机硬件结构随着VLSI技术的飞速发展而越来越复杂化，这些复杂指令系统称之为复杂指令系统计算机，简称为CICS。与之相对应的是精简指令集RISC。

指令系统性能要求：

1. 完备性：要求指令系统丰富、功能齐全、使用方便。
2. 有效性：指利用该指令系统所编写的程序可以高效运行。
3. 规整性：规整性包括指令系统的对称性、匀齐行、指令格式和数据格式一致性。
4. 兼容性：抵挡机上运行的软件可以在高档机上运行。

操作码作用：指令的操作码OP表示指令应该进行什么性质的操作，如进行加法、减法、乘法、除法、取数、存储等。

地址码作用：地址码用来表示操作数在存储器中的位置。

指令存存取次数：

(简答)在二地址指令格式中，从操作数的物理位置来说，又可以归结为三种类型：

1. 第一种是访问内存的指令格式，这类指令为存储器存储器(SS)型指令
2. 第二种是访问寄存器的指令格式，这类指令为寄存器寄存器(RR)型指令
3. 第三种为寄存器$-$$-$存储器(RS)型指令

6.2 指令字长度

指令字长：一条指令的总长度(可能会变)

机器字长：与CPU有关，CPU进行一次整数运算所能处理的二进制数据的位数(通常和ALU直接相关)

存储字长：与主存有关，一个存储单元中的二进制代码位数(通常和MDR位数相同)

可能会见到半字长指令、单字长指令、双字长指令这些术语。这指的是指令长度是机器字长的多少倍。通常情况下指令字长会影响取指令所需时间。如：机器字长$=$$=$存储字长$=16bit$$=16bit$，则取一条双字长指令($32bit$$32bit$)需要两次访存。

指令字长度等于机器字长度的指令称为单字长指令，指令字长度等于半个机器字长度的指令，称为半字长指令；指令字长都等于两个机器字长度的指令，称为双字长指令。

6.3 操作数类型

地址数据：地址实际上是一种形式的数据。

数值数据：计算机中普遍使用的三种类型的数值数据是：①定点整数或顶点小鼠。②浮点数。③压缩十进制数，$1$$1$字节用$2$$2$位$BCD$$BCD$码表示

字符数据：也成为文本数据或字符串，目前广泛使用ASCII码

逻辑数据：一个单元由若干二进制位项组成，每个位的值可以是$1$$1$或$0$$0$

6.4 指令与操作数的寻址方式

顺序寻址：CPU可以通过顺序寻址和跳跃寻址方式，确定下一条指令的存放地址。

跳跃寻址：通过转移类指令，改变PC的值，即改变程序执行流的方式称为跳跃寻址。

操作数寻址方式：

$IX$$IX$：变址寄存器

$R_i$$R_i$：寄存器

$BR$$BR$：基址寄存器

6.5 典型指令

从指令的操作码功能来考虑，一个较完善的指令系统，应当有：数据处理，数据存储，数据传送，程序控制。具体有：

1. 数据传送指令：主要包括取数指令、存数指令、传送指令、堆栈操作指令等。
2. 算术运算指令：包括二进制加减乘除。
3. 逻辑运算指令：包括逻辑加、乘、按位加、逻辑移位等指令。
4. 程序控制指令：也称为转移指令

五. 中央处理器

1. 填空题

1. CPU输出数据的速度远高于打印速度，为解决此矛盾，可采用（缓冲技术）。
2. （同步控制）是由统一时序信号控制的方式。
3. 控制部件向执行部件发出的某个控制信号称为（微命令）。
4. 计算机操作的最小时间单位是（时钟周期）。
5. CPU中的通用寄存器的位数取决于(机器字长)。
6. 程序计数器PC的位数取决于(存储器的容量)。
7. 隐指令是指（指令系统中没有的指令）。

2. 判断题

1. 指令寄存器的位数取决于指令字长。√
2. 程序计数器PC属于控制器。√
3. CPU中的译码器主要用于地址译码。√
4. 最基本的指令周期包括取指周期和执行周期。√

3. 简答题

1. 什么是中断？设计中断系统需要考虑哪些主要问题？

2. 什么是中断隐指令？它有哪些功能？

   中断隐指令是指令系统中没有的指令,它由CPU在中断响应周期自动完成。其功能是保护程序断点、硬件关中断、向量地址送PC(硬件向量法)或中断识别程序入口地址送PC(软件查询法)。

3. 中断系统采用屏蔽技术有何作用？

   ①在多重中断系统中，CPU响应中断后不希望有级别低的其他中断请求的干扰，采用屏蔽技术可屏蔽本级和更低级的中断请求，使中断处理可靠进行。

   ②改变中断处理的优先级。

   ③有选择地封锁部分中断请求,使程序控制更灵活。

4. 计算题

1. 设微处理器CPU主频为$8MHz$$8MHz$。若每个机器周期包含$4$$4$个时钟周期，CPU处理指令的平均速度为$0.8MIPS$$0.8MIPS$。问：

   （1）该微处理器的时钟周期是多少微秒？

   （2）指令周期平均是多少微秒？平均含有多少个机器周期？

   （3）若微处理器时钟周期改为$0.4$$0.4$微秒，处理指令的平均速度是多少MIPS？

   （4）若处理指令的平均速度需要$40$$40$万次$/$$/$秒，微处理器的主频为多少MHz?

   $$\begin{array}{r}\\ \text{解}:\\ (1)& \text{时}\text{钟}\text{周}\text{期}=\frac{1}{f}=\frac{1}{(8\times {10}^6)}=0.125(\mu s)\\ \\ (2)& \text{平}\text{均}\text{指}\text{令}\text{周}\text{期}=\frac{1}{(0.8\times {10}^6)}=1.25(\mu s)\\ \\ & \text{指}\text{令}\text{的}\text{平}\text{均}\text{机}\text{器}\text{周}\text{期}=\frac{1.25\mu s}{(4\times 0.125\mu s)}=2.5\\ \\ (3)& \text{指}\text{令}\text{处}\text{理}\text{的}\text{平}\text{均}\text{速}\text{度}=\frac{1}{(2.5\times 4\times 0.4\mu s)}=0.25\text{条}/\mu s=0.25MIPS\\ \\ (4)& \text{由}\text{于}0.4\times {10}^6=\frac{1}{(2.5\times 4\times T)},T=0.25\times {10}^{-6}(s)(T\text{为}\text{时}\text{钟}\text{周}\text{期})\\ \\ & \text{则}\text{主}\text{要}f=\frac{1}{T}=4.0MHz\end{array}$$

5. 设计与分析题

1. 设CPU内部的部件有：$PC$$PC$、$IR$$IR$、$MAR$$MAR$、$MDR$$MDR$、$ACC$$ACC$、$ALU$$ALU$、$CU$$CU$，且采用非总线结构。

   （1）写出取指周期的全部微操作。

   （2）写出取数指令$LDAX$$LDAX$($X$$X$为主存地址)在执行阶段所需要的微操作。

   $$\begin{array}{r}\\ \text{解}:\\ (1)& PC⟶MAR& \text{现}\text{行}\text{指}\text{令}\text{地}\text{址}⟶MAR\\ \\ & 1⟶R& \text{命}\text{令}\text{存}\text{储}\text{器}\text{读}\\ \\ & M(MAR)⟶MDR& \text{现}\text{行}\text{指}\text{令}\text{从}\text{存}\text{储}\text{器}\text{中}\text{读}\text{至}MDR\\ \\ & MDR⟶IR& \text{现}\text{行}\text{指}\text{令}⟶IR\\ \\ & OP(IR)⟶CU& \text{指}\text{令}\text{的}\text{操}\text{作}\text{码}⟶CU\text{译}\text{码}\\ \\ & (PC)+1⟶PC& \text{形}\text{成}\text{下}\text{一}\text{条}\text{指}\text{令}\text{的}\text{地}\text{址}\\ \\ (2)& Ad(IR)⟶MAR& \text{指}\text{令}\text{的}\text{地}\text{址}\text{码}\text{字}\text{段}⟶MAR\\ \\ & 1⟶R& \text{命}\text{令}\text{存}\text{储}\text{器}\text{读}\\ \\ & M(MAR)⟶MDR& \text{操}\text{作}\text{数}\text{从}\text{存}\text{储}\text{器}\text{中}\text{读}\text{至}MDR\\ \\ & MDR⟶ACC& \text{操}\text{作}\text{数}⟶ACC\end{array}$$

6. 其他

6.1 CPU的功能与组成

CPU四个执行周期：取址周期、间址周期，执行周期和中断周期。

功能：

1. 指令控制：指程序的顺序控制，由于程序执行的指令序列顺序不能随意颠倒，因此需要指令控制
2. 操作控制：一条指令功能往往是由若干个操作信号组合实现，因此，CPU管理并产生各种操作信号。
3. 时间控制：对各种操作实施时间上的定时。
4. 数据加工：对数据进行算术运算和逻辑运算处理。

CPU中的主要寄存器：

• 数据缓冲寄存器($DR$$DR$)

  DR存放ALU运算结果，作用是：①作为ALU运算结果和通用寄存器之间信息传送中时间上的缓冲。②补偿CPU和内存、外围设备之间在操作速度上的差别。

• 指令寄存器($IR$$IR$)

  保存当前正在执行的指令。

• 程序计数器($PC$$PC$)

  取出一条指令后指向下一条指令。

• 数据地址寄存器($AR$$AR$)

  数据地址寄存器用来保存当前CPU所访问的数据存储器(简称数存)单元的地址。由于要对存储器阵列进行地址译码，所以必须使用地址寄存器来保持地址信息，知道一次读$/$$/$写完成。

• 通用寄存器

  通用寄存器有$4$$4$个$(R_0\sim R_3)$$(R_0\sim R_3)$，功能是当算数ALU执行算术或逻辑运算时，为ALU提供一个工作区。通用寄存器还可以用作地址指示器、变址寄存器、堆栈指示器等。

• 程序状态字寄存器$(PSWR)$$(PSWR)$

  保存由算术运算指令和逻辑运算指令运算或测试结果建立的各种条件代码。如：运算结果进位标志$(C)$$(C)$、运算结果溢出标志$(V)$$(V)$，运算结果为零标志$(Z)$$(Z)$等等。

6.2 指令周期

指令周期基本概念：取出一条指令并执行这条指令的时间，由于各种指令的操作功能不同，因此各种指令的指令周期是不尽相同的。

CPU周期又称为机器周期，CPU访问一次内存所花时间较长，因此通常用内存中读取一个指令字的最短时间来规定CPU周期。

这里注意指令周期和机器周期区别：

1. 指令周期：从主存取一条指令并执行指令时间。
2. 机器周期(CPU周期)：CPU周期从主存取出一条指令最短时间，由若干个时钟周期构成。
3. 时钟周期$=$$=$节拍脉冲$=$$=$振荡周期。

硬步线控制器中，时序信号往往采用主状态周期$-$$-$节拍电位$-$$-$节拍脉冲三级体制。

微程序控制器中，时序信号比较简单，一般采用节拍电位$-$$-$节拍脉冲二级体制。

6.3 控制方式

1. 同步控制方式

   在任何情况下，已定的指令在执行时所需的机器周期数和时钟周期数都是固定不变的，称为同步控制方式。根据不同情况，同步控制方式可选取如下方案：

   （1）采用完全统一的机器周期执行各种不同的指令。所有指令采用相同的节拍电位数和相同的节拍脉冲数。

   （2）采用不定长机器周期，将大多数操作安排在一个较短的机器周期内完成，对于某些时间紧张操作，将采用延长机器周期解决。

   （3）中央控制与局部控制结合。将大部分指令安排在固定的机器周期完成，成为中央控制，对少数复杂指令(乘、除、浮点运算)采用另外的时序进行定时，称为局部控制。

2. 异步控制方式

   特定是：每条指令、每个操作控制信号需要多少时间就占用多少时间。这意味着每条指令的指令周期可由多少不等的机器周期数组成。也可以是当控制器发出某一操作控制信号后，等待执行部件完成操作后发回"回答"信号，再开始新的操作。显然，用这种方式形成的操作控制序列没有固定的CPU周期数(节拍电位)或严格的时钟周期(节拍脉冲)与之同步。

3. 联合控制方式

   此方式为同步控制和异步控制相结合的方式。

6.4 微程序控制器

控制部件通过控制线向执行部件发出各种控制命令，通常把这种控制命令称为微命名。而执行部件接受微命名后进行的操作称为微操作。

微操作在执行部件中是最基本的操作，由于数据通路的结构关系，微操作可分为相容性和相斥性两种：

1. 相容性微操作：指在同时或同一个CPU周期内可以并行执行的微操作。
2. 相斥性微操作：指不能在同时或不能在同一个CPU周期内并行执行的微操作。

6.5 微程序设计技术

微命名编码，是对微指令中的操作控制字段采用的表示方法。通常有以下三种：

1. 直接表示法：采用直接表示法特点是操作控制字段中的每一位代表一个微命名。这种方法的优点是简单直观。缺点是微指令字较长，因而使控制存储器容量较大。
2. 编码表示法：编码表示法是把一组相斥性的微命令信号组成一个小组(即一个字段)，然后通过小组(字段)译码器对每一个微命令信号进行译码，译码输出作为操作控制信号。
3. 混合表示法：这种方法是把直接表示法与字段编码法融合。

微地址形成方式：微指令执行的顺序控制问题，实际上是如何确定下一条微指令的地址问题。通常产生后继地址方式有两种：

1. 计数器方式：这种方式同程序计数器PC。这种方法中，微地址寄存器通常改为计数器。为此，顺序执行的指令序列就必须安排在控制存储器的连续单元中。
2. 多路转移方式：一条微指令具有多个转移分支的能力称为多路转移。特点是能够较短的顺序控制字段配合，实现多路并行转移，灵活性好，速度快，但转移地址逻辑需要用组合逻辑方法设计。

六. 总线系统

1. 填空

1. 某总线在一个总线周期中并行传送$8$$8$字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为$44MHz$$44MHz$，其总线带宽是$352MB/S$$352MB/S$
2. 在集中式仲裁方式中，独立请求方式响应时间最快，链式查询方式对电路故障最敏感。
3. 在（单总线）的计算机系统中，外设可以和主存单元统一编址，因此可以不使用$I/O$$I/O$指令。
4. 利用访存指令与设备交换信息，这在$I/O$$I/O$编址方式中称为（统一编址方式）

2. 选择题

1. 下列各种情况中，应该采用异步传输方式的是（A）。 A、$I/O$$I/O$接口与打印机交换信息 B、CPU与存储器交换信息 C、CPU与$I/O$$I/O$接口交换信息 D、CPU与PCI总线交换信息
2. 下列各项中，（B）是同步传输的特点。 A、需要应答信号 B、各部件的存取时间比较接近 C、总线长度较长 D、总线周期长度可变

3. 判断题

1. 三种集中式总线仲裁方式中，链式查询方式对电路故障最敏感。√
2. 在不同的速度的设备之间传送数据，可采用同步方式，也可采用异步方式。√
3. 同步控制方式是由统一时序信号控制的方式。√
4. 总线的异步通信方式只采用时钟信号。×

4. 简答题

1. 简述接口的概念及其主要功能。

   （1）接口是外部设备与主机间通信的桥梁，也称作适配器。

   （2）接口的主要功能：

   • 接收主机发来的命令，控制外部设备操作。
   • 反映设备工作状态，以便主机发出不同的控制命令。
   • 作为$I/O$$I/O$设备与主机间传送数据的缓冲，暂时存放等待主机取走或设备取走的数据。（言之有理即可）

2. 何为分布式仲裁？

5. 计算题

$(1)$$\Large (1)$某总线在一个总线周期中并行传送$4$$4$个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率为$33MHz$$33MHz$，求总线带宽是多少?

$(2)$$\Large (2)$如果一个总线周期中并行传送$64$$64$位数据，总线时钟频率升为$66MHz$$66MHz$，求总线带宽是多少?

$(3)$$\Large(3)$分析哪些因素影响带宽?

总线带宽是总线能提供的数据传送速率，通常用每秒钟传送信息的字节数(或位数)来表示。

影响总线带宽的主要因素有：总线宽度、传送距离、总线发送和接收电路工作频率限制以及数据传送形式。

注意：同步总线宽度$=$$=$单时钟传输次数$\times$$\times$总线时钟频率$\times$$\times$总线宽度

$\text{例}2:$$\Large 例2:$在一个$16$$16$位的总线系统中，若时钟频率为$100MHz$$100MHz$，总线传输周期为$5$$5$个时钟周期，每一个总线传输周期可传送一个字，试计算总线的数据传输率。

$\text{例}3:$$\Large 例3:$设一个$32$$32$位微处理器配有$16$$16$位的外部数据总线，时钟频率为$50MHz$$50MHz$，若总线传输的最短周期为$4$$4$个时钟周期，试问处理器的最大数据传输率是多少?若想提高一倍数据传输率，可采用什么措施?